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PLL (Phase-Locked Loop 锁相环)

一个简单的PLL(Phase-locked loop,锁相环)如下图所示。

PLL Block Diagram

PLL锁相环电路主要由3部分组成: Crystal的参考时钟(Crystal-Controlled Oscillator,)、相位侦测器(Phase Detector)和压控振荡器(VCO: Voltage-Controlled Oscillator)。

PLL的原理

 PLL是一个典型的负反馈电路.

当相位侦测器(Phase Detector)A,B两个输入端相等时,输出为定值,此时VCO就会输出一个稳定的频率;

当由于外界干扰导致VCO的输出增大时(Increase),B端输入变大,此时A<B,相位侦测器输出减小(Decrease),VCO降低,直到输出稳定在频率A上;

反之亦然。

如果在Ref_in的输入端增加一个M分频器,在VCO的Feed Back回路增加N分频器,如下图所示,则存在下面的公式:

REF/M = VCO/N

VCO = N*REF / M

通过改变寄存器(Register)中M,N的值,就可以得到不同的VCO,这也是倍频器的原理。

Clock Generator MN Mode

PLL的应用十分广泛,其中Clock Gen的核心就是PLL.

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